Verilog 頭

2000.12.8

だいぶん、Verilog が頭に入ってきた感じ。値が 真 の時に、そのまま '1’ を出力できるのは便利だなー。

でも未だに、入出力の宣言部分と回路記述部の明確な区切りがないのが気持ち悪い。あと桁数があってなくても代入できちゃうところとか。